vhdl 16位二进制计数器不能计数LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter16 ISPORT(CLK,RST,EN,SET:IN STD_LOGIC;CHOOSE:IN BIT;SETDATA:IN STD_LOGIC_VECTOR(15 DOWNTO 0);COUT:OUT STD_LOGIC_VECTOR(15 D

来源:学生作业帮助网 编辑:作业帮 时间:2020/12/04 18:52:15

vhdl 16位二进制计数器不能计数
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY counter16 IS
PORT(
CLK,RST,EN,SET:IN STD_LOGIC;
CHOOSE:IN BIT;
SETDATA:IN STD_LOGIC_VECTOR(15 DOWNTO 0);
COUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0)
);
END counter16;
ARCHITECTURE ONE OF counter16 IS
SIGNAL Q1:STD_LOGIC_VECTOR(15 DOWNTO 0);
BEGIN
PROCESS(CLK,RST,SETDATA,EN,CHOOSE,SET,Q1)
BEGIN
IF RST='1' THEN --qingling
Q1

1,你说的这个问题只会出现在仿真里,因为VHDL是硬件语言,你用VHDL语句赋的初值没用.所以,仿真中要想实现理想效果,需要:计数之前先reset,把计数初值设为0;置数之前把SETDATA值在仿真激励文件中给出来.
2,你所用器件不同,使用的软件就不同,一般软件是供应商提供的,可以试试下载最新版本,另外,就是养成良好的变成习惯.

vhdl 16位二进制计数器不能计数LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter16 ISPORT(CLK,RST,EN,SET:IN STD_LOGIC;CHOOSE:IN BIT;SETDATA:IN STD_LOGIC_VECTOR(15 DOWNTO 0);COUT:OUT STD_LOGIC_VECTOR(15 D EDA课程设计:设计含有异步清零和计数使能的16位二进制加减可控计数器 某16位减法计数器初值为54(十进制),若用二进制计数方式则其初值应表示为()H某16位减法计数器初值为54(十进制),若用二进制计数方式则其初值应表示为( )H,若用组合BCD码计数方式 用74LS161四位同步二进制加法计数器的异步清零功能设计一个十进制计数器用74LS161四位同步二进制加法计数器的异步清零功能及74ls20设计一个十进制计数器 计数器计数范围16位计数器:供增计数使用,计数范围:1-32,767;32位计数器:供增/减计数使用,计数范围:-2,147,483,648~+2,147,483,647;这两句是的计数范围是什么意思?谢谢! 怎样将二进制转换成十进制怎样将一个16位二进制数转换成5位十进制数.意思是:用计数器0作为一个16位计数器,假设它计数到60000,怎样将“60000”这个数分别用五位数码管显示出来:60000?小弟 怎样用VHDL设计含有异步清零和同步时钟使能的10位加法计数器 需判断一个16位的二进制数的奇偶性,在C语言中可以求余运算,那用VHDL怎么写? 两个16位计数器能不能起到32位计数器作用? protues仿真计数器问题请问为什么点击按钮不能计数? 设计一个计数器,输入计数脉冲和清零信号,输出2位16进制计数值.计数器的计数规律如下:清零信号有效时输除了设置加法计数器和减法计数器交替的思路外还有其他思路吗?恳切求教, 数电设计做电阻测试仪最后计数怎样用74161构成异步二位十进制计数器 以同步二进制计数器74161为核心设计一个模十计数器!谢谢各位大侠!很急的!以同步二进制计数器74161为核心设计一个模十计数器!要求计数器按下列规律计数0,1,3,5,7,9,2,4,6,8,0,1,3.并要求1:具有 plc中的16位计数器和32位计数器有什么区别 设计一个同步22进制计数器,用VHDL语言,计数时,个位为10进制计数,十位为2进制计数,宾且个位计满9向十位进位,当个位=1,十位=2时,计数器 复位 用Verilog HDL设计一个4位BCD码计数器16、BCD码计数器的设计基本要求:设计一个4位BCD码,具有置数和复位功能,并可以根据外部的拨码开关来选择加1计数还是减1计数,要求能在数码管上面正确显 一个J-K触发器具有两个稳定的输出状态,若组成四位二进制计数器需要几个触发器? 1、典型的组合逻辑电路有:A、译码器 B、计数器 C、加法器 D、编码器1、典型的组合逻辑电路有:A、译码器B、计数器C、加法器D、编码器2、二进制译码具有以下特点:A、输入n位二进制代码