Verilog语法问题!reg [20:0] Count1;\x05 reg [2:0]rLED_Out;\x05 always @ ( posedge CLK or negedge RSTn )\x05 if( RSTn )\x05 begin\x05\x05 Count1

Verilog语法问题!reg [20:0] Count1;\x05 reg [2:0]rLED_Out;\x05 always @ ( posedge CLK or negedge RSTn )\x05 if( RSTn )\x05 begin\x05\x05 Count1
Verilog语法问题!
reg [20:0] Count1;
\x05 reg [2:0]rLED_Out;
\x05 always @ ( posedge CLK or negedge RSTn )
\x05 if( RSTn )
\x05 begin
\x05\x05 Count1

Verilog语法问题!reg [20:0] Count1;\x05 reg [2:0]rLED_Out;\x05 always @ ( posedge CLK or negedge RSTn )\x05 if( RSTn )\x05 begin\x05\x05 Count1
begin--end 组合就相当于一个括号,分号表示语句执行结束,begin--end是用来把多条语句放在一起的执行的,也就是说分号前后都不能再出现其他语句,否则报错,括号内的语句表示都是在前面条件下执行的.希望我的回答能对你有帮助.